納米工藝下低漏功耗CMOS標(biāo)準(zhǔn)單元的設(shè)計(jì).pdf

1、隨著集成電路的迅速發(fā)展，CMOS超大規(guī)模集成電路(VLSI)設(shè)計(jì)工藝已進(jìn)入納米尺度，納米MOS器件閾值電壓的縮小使得芯片的漏電流呈指數(shù)形式增加，從而造成芯片漏功耗的迅速增大，漏功耗已成為芯片總功耗中不可忽略的組成部分。
　　標(biāo)準(zhǔn)單元在數(shù)字ASIC集成電路設(shè)計(jì)中的作用非常重要，減小標(biāo)準(zhǔn)單元的功耗將會(huì)使ASIC芯片的總功耗降低。在納米工藝下，降低標(biāo)準(zhǔn)單元的漏功耗將直接影響ASIC芯片漏功耗水平。因此研究低漏功耗標(biāo)準(zhǔn)單元對(duì)低漏功耗ASI

2、C芯片的設(shè)計(jì)有著非常重要的意義。
　　本文介紹了CMOS電路的漏功耗降低技術(shù)和標(biāo)準(zhǔn)單元建庫(kù)技術(shù)的相關(guān)知識(shí)背景。在NCSU45nm工藝下，開(kāi)展標(biāo)準(zhǔn)單元低漏功耗技術(shù)的研究，構(gòu)建了一個(gè)低漏功耗標(biāo)準(zhǔn)單元包，為基于標(biāo)準(zhǔn)單元的低漏功耗ASIC設(shè)計(jì)提供了基礎(chǔ)。
　　本課題的研究分為以下幾個(gè)部分：
　　1、研究納米工藝下漏功耗減小技術(shù)，并應(yīng)用于標(biāo)準(zhǔn)單元設(shè)計(jì)中。采用溝長(zhǎng)調(diào)制技術(shù)對(duì)NCSU45nm工藝的標(biāo)準(zhǔn)單元進(jìn)行分析，并對(duì)標(biāo)準(zhǔn)單元的晶體

3、管尺寸進(jìn)行優(yōu)化，以期達(dá)到減小漏功耗的目的；根據(jù)優(yōu)化的晶體管尺寸進(jìn)行了常用標(biāo)準(zhǔn)單元的低漏功耗設(shè)計(jì)，主要包括常用組合邏輯門(mén)電路和觸發(fā)器等標(biāo)準(zhǔn)單元；基于功控休眠技術(shù)提出了一種新的具有數(shù)據(jù)保持功能的低漏功耗主從D觸發(fā)器結(jié)構(gòu)；
　　2、對(duì)低漏功耗標(biāo)準(zhǔn)單元進(jìn)行版圖庫(kù)的設(shè)計(jì)。繪制低漏功耗標(biāo)準(zhǔn)單元的版圖，然后采用VirtuosoIC610自帶的StreamOut導(dǎo)出版圖庫(kù)文件(GDS文件)，并做了DRC、LVS等規(guī)則檢查，完成版圖庫(kù)的設(shè)計(jì)。繪制低

4、漏功耗單元的版圖時(shí)，應(yīng)嚴(yán)格遵照NCSU45nm的工藝文件規(guī)則，以減少布局布線(xiàn)階段的布線(xiàn)誤差。例如，標(biāo)準(zhǔn)單元的高度要相同，高度寬度都要是金屬與金屬之間的最小間距(pitch)的整數(shù)倍，PIN要擺放在水平和垂直的布線(xiàn)通道的交匯處等等；
　　3、對(duì)低漏功耗標(biāo)準(zhǔn)單元進(jìn)行物理庫(kù)和時(shí)序綜合庫(kù)的設(shè)計(jì)。使用 Cadence 公司的Abstract 工具提取標(biāo)準(zhǔn)單元的物理抽象，包括金屬層的距離和形狀，PIN 的位置等信息的提取，生成物理庫(kù)。使用 L

5、iberty NCX和HSPICE實(shí)現(xiàn)標(biāo)準(zhǔn)單元的特征化，生成可邏輯綜合的時(shí)序綜合庫(kù)；
　　4、對(duì)低漏功耗標(biāo)準(zhǔn)單元包進(jìn)行驗(yàn)證。利用所設(shè)計(jì)的低漏功耗 CMOS 標(biāo)準(zhǔn)單元包進(jìn)行加法器和FIR 濾波器的設(shè)計(jì)；完成了從邏輯綜合到布局布線(xiàn)的后端設(shè)計(jì)，對(duì)所設(shè)計(jì)的低漏功耗 CMOS 標(biāo)準(zhǔn)單元包進(jìn)行可用性和有效性驗(yàn)證。結(jié)果表明，本文所設(shè)計(jì)的低漏功耗 CMOS標(biāo)準(zhǔn)單元包可以被主流的EDA工具調(diào)用，同時(shí)該低漏功耗 CMOS 標(biāo)準(zhǔn)單元包降低了電路的漏功耗