基于SOCEncounter的ASIC芯片后端設(shè)計研究.pdf

1、隨著微電子技術(shù)高速發(fā)展，集成電路已滲透到現(xiàn)代通信，汽車電子、醫(yī)療和交通系統(tǒng)領(lǐng)域等人們生活的各個方面。然而，集成電路的發(fā)展受到工藝尺寸的縮小而產(chǎn)生的寄生效應(yīng)的極大限制，寄生效應(yīng)引起的信號完整性、動態(tài)壓降和溫度翻轉(zhuǎn)等非理想效應(yīng)使得時序收斂因多個變量相互制約而變得愈加復(fù)雜。此外，單個芯片上邏輯門數(shù)達(dá)到十幾億規(guī)模，時鐘頻率達(dá)到GHz以上，僅僅靠工藝技術(shù)的提升已難以實現(xiàn)設(shè)計的快速收斂，如何縮短芯片設(shè)計周期，成為物理設(shè)計工程師面臨的巨大挑戰(zhàn)之一。物

2、理設(shè)計絕不是對后端EDA工具的熟練掌握以及使用就可以完成的，而需要針對具體設(shè)計目標(biāo)特點研發(fā)具體設(shè)計實現(xiàn)方法才能使設(shè)計快速收斂。本文對邏輯綜合，可測性設(shè)計，靜態(tài)時序分析和后端設(shè)計進(jìn)行了詳細(xì)的研究，采用TSMC0.18um1P6M CMOS工藝來實現(xiàn)8位RISC_MCU的綜合，時序驗證和自動布局布線。
　　本研究主要內(nèi)容包括：⑴對邏輯綜合理論進(jìn)行了研究。重點討論邏輯綜合約束及工作環(huán)境的內(nèi)容，概述了多時鐘域時序約束的處理方法以及邏輯綜合

3、的編譯策略和優(yōu)化方法，完成8位 RISC_MCU的約束添加的編寫和工作環(huán)境的定義，實現(xiàn) RISC_MCU的邏輯綜合并生成門級電路，總結(jié)得到網(wǎng)表質(zhì)量評價原則。使用形式驗證技術(shù)對綜合前后設(shè)計邏輯功能等價性進(jìn)行了檢查。⑵對可測性設(shè)計進(jìn)行了研究。首先闡述可測性設(shè)計理論知識和常見測試方法，重點討論基于掃描的可測性設(shè)計方法，測試時序與測試測試規(guī)則的內(nèi)容，完成8位RISC_MCU測試掃描編譯并進(jìn)行故障測試覆蓋率檢查。分析了兩種提高測試覆蓋率的方法，使

4、設(shè)計測試覆蓋率從初始值0.46％提高到99.97%，使得覆蓋率提高到要求范圍內(nèi)并且在設(shè)計中插入掃描鏈。⑶對靜態(tài)時序分析進(jìn)行了研究。首先對靜態(tài)時序分析的原理進(jìn)行了闡述，對常用的寄生參數(shù)文件 spef和標(biāo)準(zhǔn)延時文件進(jìn)行了比較并闡明了各自用途。對時序路徑的劃分與三種時序分模式：單工作條件、bc_wc和OCV進(jìn)行詳細(xì)的討論。重點闡述了OCV時序分析模式和共同路徑悲觀的內(nèi)容，采用CPPR技術(shù)完成布圖后8位RISC_MCU的時序驗證工作，時序滿足要

5、求。⑷對物理實現(xiàn)過程進(jìn)行了研究。簡述整個后端設(shè)計流程，重點研究了布圖規(guī)劃的內(nèi)容及其結(jié)果對設(shè)計收斂的影響。其次，對掃描鏈重排進(jìn)行了討論并對掃描重排前后掃描鏈結(jié)果進(jìn)行對比。在時鐘樹綜合過程中，利用analyzeClockTreeSpec對時鐘樹約束文件先進(jìn)行檢查以判斷其合理性，采用一種自動與手動相結(jié)合的時鐘樹綜合方法完成時鐘樹綜合。最后，采用MMMC方法來驗證設(shè)計時序和對設(shè)計時序進(jìn)行了分析和優(yōu)化并實現(xiàn)時序收斂。將布圖后網(wǎng)表與布圖前網(wǎng)表通過形