FPU中浮點(diǎn)加法器的設(shè)計(jì)及其內(nèi)建自測(cè)試的研究.pdf

1、隨著集成電路設(shè)計(jì)和制造技術(shù)的不斷進(jìn)步，芯片的集成度和復(fù)雜度也以驚人的速度發(fā)展。芯片測(cè)試遇到了前所未有的挑戰(zhàn)，測(cè)試費(fèi)用越來(lái)越高，出現(xiàn)了設(shè)計(jì)、生產(chǎn)費(fèi)用與測(cè)試費(fèi)用倒掛的局面。尤其是超深亞微米(VDSM)工藝的使用，生產(chǎn)過(guò)程中出現(xiàn)的故障也越來(lái)越多樣、難測(cè)。在這種情況下，可測(cè)性設(shè)計(jì)(Design-For-Testability)技術(shù)成為解決芯片生產(chǎn)測(cè)試問(wèn)題的主要手段之一，日益引起人們的重視。
　　本文首先進(jìn)行浮點(diǎn)加法器的優(yōu)化設(shè)計(jì)。浮點(diǎn)加法器

2、的指數(shù)比較大小，尾數(shù)移位相加，規(guī)格化，舍入操作獨(dú)立，復(fù)雜而又費(fèi)時(shí)，時(shí)延很大。為此在指數(shù)加法器和尾數(shù)加法器中采用超前進(jìn)位加法器設(shè)計(jì)，利用預(yù)先編碼器進(jìn)行規(guī)格化處理，對(duì)舍入模式進(jìn)行簡(jiǎn)化設(shè)計(jì)，通過(guò)上述優(yōu)化技術(shù)加快浮點(diǎn)加法器運(yùn)算速度。然后編寫(xiě)了浮點(diǎn)加法器及其測(cè)試激勵(lì)的C代碼，用以驗(yàn)證本文所設(shè)計(jì)的浮點(diǎn)加法器功能的正確性。
　　通過(guò)對(duì)可測(cè)性設(shè)計(jì)的幾種常用方法研究與比較，針對(duì)浮點(diǎn)加法器的結(jié)構(gòu)特點(diǎn)，實(shí)現(xiàn)了邊界掃描與內(nèi)建自測(cè)試相結(jié)合的可測(cè)性設(shè)計(jì)技術(shù)。

3、傳統(tǒng)內(nèi)建自測(cè)試結(jié)構(gòu)中的線性反饋移位寄存器(LFSR)會(huì)產(chǎn)生一些冗余測(cè)試圖形，這些測(cè)試圖形對(duì)于故障覆蓋率沒(méi)有貢獻(xiàn)，通常電路中還存在一些偽隨機(jī)測(cè)試圖形難測(cè)故障，所以僅用LFSR產(chǎn)生測(cè)試圖形時(shí)覆蓋率不高。為了增加故障覆蓋率，本論文在內(nèi)建自測(cè)試結(jié)構(gòu)中加入了位固定序列產(chǎn)生器(Bit-fixing-Sequence-Generator)結(jié)構(gòu)。首先針對(duì)難測(cè)故障，利用故障激活條件，蘊(yùn)含條件，線確認(rèn)條件，生成浮點(diǎn)加法器基本組成部件全加器的完全測(cè)試集，對(duì)全

4、加器測(cè)試圖形進(jìn)行排序獲得浮點(diǎn)加法器的難測(cè)故障測(cè)試圖形。然后對(duì)難測(cè)故障的測(cè)試圖形進(jìn)行位相關(guān)性分組，每一組中測(cè)試圖形在滿足一定條件的同時(shí)位相關(guān)性很大。最后利用位固定序列產(chǎn)生器產(chǎn)生一系列的控制為0，控制為1的信號(hào)，通過(guò)改變 LFSR生成的未檢測(cè)到故障的測(cè)試圖形與難測(cè)故障的測(cè)試圖形來(lái)匹配，以此增加故障覆蓋率。
　　同時(shí)加入邊界掃描，用來(lái)對(duì)浮點(diǎn)加法器的輸入輸出引腳進(jìn)行測(cè)試，利用邊界掃描測(cè)試結(jié)構(gòu)中的TAP控制器來(lái)進(jìn)行內(nèi)建自測(cè)試測(cè)試邏輯的控制，