基于掃描測(cè)試的數(shù)據(jù)壓縮與低功耗測(cè)試研究與實(shí)現(xiàn).pdf

1、隨著集成電路變得愈加復(fù)雜，測(cè)試一個(gè)電路也面臨這各種各樣的問(wèn)題。其中，測(cè)試數(shù)據(jù)過(guò)大和測(cè)試功耗過(guò)高這兩個(gè)問(wèn)題在測(cè)試中愈來(lái)愈突出。過(guò)多的測(cè)試數(shù)據(jù)不僅增加了測(cè)試存儲(chǔ)成本，延長(zhǎng)了測(cè)試時(shí)間，同時(shí)也增加了測(cè)試功耗，而過(guò)高的測(cè)試功耗又會(huì)引起電路壓降、局部過(guò)熱、封裝損壞等問(wèn)題。所以研究測(cè)試數(shù)據(jù)壓縮方法和低功耗測(cè)試技術(shù)具有重要的現(xiàn)實(shí)意義。
　　本文深入分析和研究了基于掃描測(cè)試的可測(cè)性技術(shù)，對(duì)當(dāng)今測(cè)試領(lǐng)域主要的研究?jī)?nèi)容進(jìn)行了歸納總結(jié)。在對(duì)測(cè)試數(shù)據(jù)過(guò)大和

2、功耗過(guò)高這兩個(gè)主要問(wèn)題分別進(jìn)行了細(xì)致的分析和深入的探討的基礎(chǔ)上，本文從非確定位填充算法和編碼壓縮算法兩個(gè)角度入手來(lái)解決測(cè)試數(shù)據(jù)量過(guò)大的問(wèn)題，同時(shí)利用設(shè)計(jì)優(yōu)化的解壓縮結(jié)構(gòu)來(lái)降低測(cè)試過(guò)程中的功耗。
　　本文的主要工作如下：
　　深入分析了非確定位分布的特征以及不同的非確定位填充方式對(duì)壓縮效率的影響，提出了基于EFDR編碼(Extened Frequency-directed Run-length code)的非確定位填充算法，使

3、EFDR算法的壓縮效率提高了1％～2%，同時(shí)降低了1%～2%的測(cè)試時(shí)間。
　　針對(duì)EFDR算法解壓縮結(jié)構(gòu)中存在冗余狀態(tài)導(dǎo)致測(cè)試功耗高和硬件開(kāi)銷大的問(wèn)題，本文重新優(yōu)化設(shè)計(jì)了EFDR算法的解壓縮結(jié)構(gòu)，降低了其功耗和硬件開(kāi)銷，基于ISCAS’89基準(zhǔn)電路的實(shí)驗(yàn)結(jié)果顯示，改進(jìn)后的解壓縮結(jié)構(gòu)的功耗開(kāi)銷和硬件開(kāi)銷同時(shí)降低了2%～3%。
　　針對(duì)于測(cè)試數(shù)據(jù)中存在大量01交替位可能影響壓縮效率，本文提出了連續(xù)游程與交替游程交替編碼的壓縮算法