模數(shù)混合信號電路測試的低功耗設計優(yōu)化方法研究.pdf

1、隨著混合集成電路規(guī)模的不斷擴大和設計復雜度的不斷提高,對其測試所遇到的困難越來越多,導致測試功耗也隨之大幅度增加。目前,測試功耗是影響測試及生產成本的主要因素,為降低混合集成電路成本、提高市場占有率,需將降低測試功耗和設計低功耗的測試方法作為研究指標。
　　對混合信號電路測試功耗做優(yōu)化設計所需的工作包含三個方面內容:分析混合信號電路測試方法;找出測試功耗來源;對測試功耗進行優(yōu)化并驗證是否達到優(yōu)化效果。
　　在測試方法方面,分

2、析了混合信號電路的邊界掃描測試和基于DSP的測試方法。研究了測試功耗的來源,并將其分為三類,分別做了低功耗設計:針對測試條件所產生的功耗進行建模并做出估計,從模型估計公式入手分析降低測試功耗的幾種方法;針對測試設備所產生的功耗,對測試系統(tǒng)中部分模塊做了基于低功耗的修改;針對不同測試激勵引起的功耗,采用了遺傳算法搜索最優(yōu)的低功耗測試激勵。
　　以混合電路的典型代表ADC為例,對低功耗測試激勵以及低功耗測試系統(tǒng)進行了驗證。驗證結果表明