基于測(cè)試控制器的SOC低功耗優(yōu)化設(shè)計(jì)方法的研究.pdf

1、近幾年,半導(dǎo)體工藝和集成電路系統(tǒng)設(shè)計(jì)發(fā)展日新月異,系統(tǒng)級(jí)芯片正一步步成為超大集成電路的主流。SOC通常要集成多個(gè)已設(shè)計(jì)完成的IP核的復(fù)合模塊,完成越來越復(fù)雜的邏輯功能,縮短系統(tǒng)芯片的設(shè)計(jì)周期,但是隨之而來的是使芯片的測(cè)試工作帶來了前所未有的復(fù)雜度。當(dāng)IP核嵌入到SOC中其各個(gè)引腳無法全部都引到SOC的外部,這樣原本可測(cè)的IP核即變得不可測(cè)了。SOC測(cè)試的一個(gè)關(guān)鍵問題就是如何利用外引腳來測(cè)試各個(gè)IP核的原有端口,隨著SOC功能的不斷擴(kuò)張,

2、IP核的測(cè)試復(fù)用既是SOC芯片相關(guān)的測(cè)試結(jié)構(gòu)設(shè)計(jì)的核心,SOC測(cè)試功耗問題則開始成為開發(fā)者需要考慮的重點(diǎn)問題。如何能將低功耗技術(shù)和測(cè)試結(jié)構(gòu)結(jié)合將是未來SOC設(shè)計(jì)發(fā)展需解決的重點(diǎn)問題。
　　 本文從測(cè)試結(jié)構(gòu)入手,以ITC02測(cè)試基準(zhǔn)電路作為測(cè)試對(duì)象,搭建SOC的測(cè)試模型,該模型包括測(cè)試殼、測(cè)試訪問機(jī)制以及測(cè)試殼的測(cè)試控制器;為了實(shí)現(xiàn)測(cè)試控制器的SOC低功耗優(yōu)化設(shè)計(jì),本文首先從優(yōu)化硬件結(jié)構(gòu)入手,利用測(cè)試掃描鏈變換和電路劃分的理論來降

3、低平均功耗和峰值功耗來優(yōu)化功耗;測(cè)試控制器是測(cè)試過程中的總調(diào)度,通過優(yōu)化測(cè)試控制器來進(jìn)一步降低系統(tǒng)測(cè)試功耗,并在測(cè)試的過程中利用創(chuàng)新的奇偶對(duì)分升降序排列算法來對(duì)測(cè)試向量的排列順序進(jìn)行重新排列,來減少所有相鄰測(cè)試向量的結(jié)點(diǎn)跳變以最終減少總跳變數(shù)達(dá)到系統(tǒng)低功耗測(cè)試。
　　 本測(cè)試方案在Altera公司的QuartusⅡ9.0軟件上,利用verilog數(shù)字描述語(yǔ)言描述并建立標(biāo)準(zhǔn)測(cè)試殼結(jié)構(gòu)和測(cè)試體系,將優(yōu)化前的測(cè)試方案和優(yōu)化后的測(cè)試方案