描述集成電路制造過程基于卷積核的可制造性模型研究.pdf

1、集成電路制造技術(shù)已經(jīng)進(jìn)入納米時代，目前最先進(jìn)的設(shè)計版圖的特征尺寸已經(jīng)達(dá)到了32nm。隨著特征尺寸的減小，光刻后硅片表面的畸變現(xiàn)象也越來越嚴(yán)重。對于一些更為復(fù)雜的版圖設(shè)計，僅僅靠制造者通過修改版圖的方法已經(jīng)越來越難以實(shí)現(xiàn)，這就迫切需要在設(shè)計的階段就考慮制造的影響，這就是可制造性設(shè)計的概念。設(shè)計和制造通過可制造性設(shè)計技術(shù)來溝通交流，然而傳統(tǒng)的基于幾何圖形的版圖設(shè)計規(guī)則建立的約束條件難以覆蓋所有的圖形結(jié)構(gòu)，而加入光刻規(guī)則檢查設(shè)計流程還有兩個問

2、題需要解決：保密性和易用性。本論文就是在這樣的背景下，研究一種可制造性設(shè)計模型來預(yù)測設(shè)計版圖的仿真輪廓。
　　 本文提出了一種基于卷積核的可制造性設(shè)計模型(DfM Model)，它的輸入就是設(shè)計版圖，不需要其它的制造相關(guān)的參數(shù)，就可以得到仿真輪廓輸出。該模型用一個或多個卷積核來描述設(shè)計版圖和目標(biāo)輪廓之間的關(guān)系，描述這種關(guān)系相當(dāng)于描述整個制造過程，包括光學(xué)鄰近校正、光刻、顯影以及在制造過程中產(chǎn)生的各種效應(yīng)。本文依靠模仿光刻模型的數(shù)