用于納米集成電路可制造性設(shè)計的測試結(jié)構(gòu)版圖生成器設(shè)計.pdf

1、集成電路工藝達(dá)到超深亞微米與納米技術(shù)節(jié)點，工藝變異降低器件與互連參數(shù)的精確性，影響集成電路性能與成品率。采用測試結(jié)構(gòu)版圖自動生成的方法，可以快速高效地生成針對集成電路工藝變異及其對器件與互連參數(shù)的影響這一研究過程中所需的大量測試結(jié)構(gòu)版圖文件，具有積極的意義。 論文分析了當(dāng)前的研究狀況，介紹了集成電路工藝變異的內(nèi)容及對集成電路器件、互連以及電路性能的影響。論文介紹了互連參數(shù)的內(nèi)容、受集成電路工藝變異的影響及定性方法；闡述了用于互連

2、參數(shù)定性的三類測試結(jié)構(gòu)的版圖結(jié)構(gòu)、測試原理與目標(biāo)參數(shù)。測試結(jié)構(gòu)版圖生成器針對這三類測試結(jié)構(gòu)，根據(jù)版圖層信息與測試結(jié)構(gòu)規(guī)格信息，由程序?qū)崿F(xiàn)測試結(jié)構(gòu)版圖自動生成的功能。生成器程序采用模塊化設(shè)計方法。主程序?qū)崿F(xiàn)文檔讀入與測試結(jié)構(gòu)信息識別、分類、存儲功能，控制三個子程序?qū)崿F(xiàn)單類測試結(jié)構(gòu)版圖文件生成。生成器配合集成電路后端設(shè)計開發(fā)環(huán)境，可以對所生成的測試結(jié)構(gòu)版圖文件進(jìn)行檢查與驗證。 論文展示了測試結(jié)構(gòu)的工作原理流程圖與程序流程圖，以及利用