基于MCML-TG結(jié)構(gòu)的高速低功耗三值電路設(shè)計.pdf

1、在VLSI技術(shù)領(lǐng)域的關(guān)鍵問題主要集中在芯片面積、開關(guān)速度以及功耗方面。傳統(tǒng)CMOS電路的功耗主要來源是開關(guān)電流產(chǎn)生的動態(tài)功耗，因此其功耗在頻率較低時會顯現(xiàn)優(yōu)勢，然而隨著操作頻率的不斷增加至大于1GHZ以后，傳統(tǒng)CMOS電路的功耗急劇上升，其功耗方面的優(yōu)勢愈發(fā)減弱。而且傳統(tǒng)的CMOS電路有相當大的內(nèi)部噪聲，這也阻礙了SOC中模擬和數(shù)字電路的集成。然而，MOS電流模邏輯(MCML)可以同時滿足功耗與頻率無關(guān)，且提供一個模擬友好環(huán)境的需求。<

2、br>　　 目前國內(nèi)外對MCML電路設(shè)計的研究主要集中在二值邏輯的電路特性分析、電路方法設(shè)計以及延遲功耗改善等方面，本文從三值邏輯出發(fā)進行研究。在深入分析MCML和TG的電路特點后，首先提出將兩種結(jié)構(gòu)結(jié)合起來進行數(shù)字電路設(shè)計的思路。該混合結(jié)構(gòu)MCML/TG主要由MCML和TG共同構(gòu)成，其中MCML結(jié)構(gòu)產(chǎn)生控制信號，TG進行信號的傳輸。隨后，基于該混合結(jié)構(gòu)，論文設(shè)計了三值Post代數(shù)系統(tǒng)及模代數(shù)系統(tǒng)中的各基本電路，并應(yīng)用所設(shè)計的T算子進

3、行全加器的設(shè)計。再后，基于該混合結(jié)構(gòu)進行三值D-latch電路的設(shè)計；應(yīng)用所設(shè)計的D-latch結(jié)構(gòu)設(shè)計主從觸發(fā)器；進行基于三值時鐘的雙邊沿觸發(fā)器的設(shè)計；分析討論JKL三值觸發(fā)器的設(shè)計。最后，對所設(shè)計的電路進行仿真驗證，并利用多值邏輯電路設(shè)計的思想來進行二值MCML/TG電路的開關(guān)級設(shè)計。
　　 通過Hspice軟件，采用TSMC0.18um CMOS工藝，供電電壓1.8v，對所設(shè)計的電路進行仿真，仿真結(jié)果分析表明：電路邏輯功能