高速ADC時(shí)鐘系統(tǒng)脈寬穩(wěn)定技術(shù)研究.pdf

1、高速ADC需要用輸入時(shí)鐘信號(hào)的兩個(gè)邊沿來(lái)生成內(nèi)部所需的各種定時(shí)信號(hào)，其動(dòng)態(tài)性能對(duì)時(shí)鐘信號(hào)的脈沖寬度很敏感，要求時(shí)鐘信號(hào)脈寬的相對(duì)誤差小于±5％。而時(shí)間交織結(jié)構(gòu)ADC和多通道采樣技術(shù)對(duì)時(shí)鐘信號(hào)脈寬還有特殊要求。因此，必須設(shè)計(jì)專(zhuān)門(mén)的脈寬穩(wěn)定電路以保證高速ADC的動(dòng)態(tài)特性。
　　本文深入研究了用于高速ADC時(shí)鐘系統(tǒng)的脈寬穩(wěn)定技術(shù)，并且研究了減小時(shí)鐘抖動(dòng)（Jitter）的方法?；诓煌拿}寬控制信號(hào)產(chǎn)生方式，研究了基于電荷泵和基于DLL的

2、脈寬穩(wěn)定技術(shù)。
　　DLL能輸出等相位間隔的多相時(shí)鐘信號(hào)，并能保證輸出與輸入時(shí)鐘信號(hào)同步。在高速ADC中可用來(lái)生成多相控制時(shí)鐘，消除長(zhǎng)信號(hào)路徑所導(dǎo)致的時(shí)鐘傾斜。在這部分，研究了DLL的實(shí)現(xiàn)方法和各個(gè)子電路。按照鑒相器（PD）、電荷泵（CP）與電壓控制延遲線（VCDL）這三部分對(duì)電路模塊進(jìn)行具體研究。同時(shí)，研究了DLL失鎖問(wèn)題，提出了解決方案；還研究了加快DLL鎖定速度的方法，設(shè)計(jì)了相應(yīng)的電路。
　　在基于電荷泵的脈寬穩(wěn)定電路

3、中，電荷泵用來(lái)檢測(cè)輸出時(shí)鐘信號(hào)的脈寬并產(chǎn)生相應(yīng)的控制信號(hào)。通過(guò)設(shè)定電荷泵充放電電流的比例可以獲得所需的脈沖寬度。用于脈寬穩(wěn)定電路的傳統(tǒng)電荷泵存在動(dòng)態(tài)失配的問(wèn)題。本文提出了一種新型電荷泵，其由脈寬穩(wěn)定電路輸出信號(hào)控制的充放電電流相等且不變化，設(shè)定充放電電流比例的其它電流源經(jīng)開(kāi)關(guān)直接連接至電荷泵的輸出端。這極大改善了脈寬穩(wěn)定電路中電荷泵的動(dòng)態(tài)匹配性，簡(jiǎn)化了設(shè)計(jì)。
　　為減小輸出信號(hào)的時(shí)鐘抖動(dòng)，設(shè)計(jì)了一款新的脈寬控制電路。利用所設(shè)計(jì)的D

4、LL、電荷泵和脈寬控制電路實(shí)現(xiàn)了基于DLL的脈寬穩(wěn)定電路與基于電荷泵的脈寬穩(wěn)定電路。利用所設(shè)計(jì)的啟動(dòng)電路消除了傳統(tǒng)DLL中的失鎖和鎖定錯(cuò)誤現(xiàn)象
　　最后，設(shè)計(jì)了用于12bit-100MSPS雙采樣流水線結(jié)構(gòu)ADC的時(shí)鐘電路。該時(shí)鐘電路由基于DLL的脈寬穩(wěn)定電路、分頻電路與兩相不交疊時(shí)鐘產(chǎn)生電路構(gòu)成。該電路能產(chǎn)生脈沖寬度10%、100MHz的時(shí)鐘信號(hào)；提供脈沖寬度50%、100MHz和脈沖寬度50%、50MHz的兩種兩相不交疊時(shí)鐘信

5、號(hào)。
　　應(yīng)用SMIC0.18μm-3.3V硅CMOS工藝模型，通過(guò)Cadence模擬軟件對(duì)基于電荷泵的脈寬穩(wěn)定電路、基于DLL的脈寬穩(wěn)定電路和用于ADC的時(shí)鐘電路進(jìn)行了模擬調(diào)試。仿真結(jié)果表明：兩種脈寬穩(wěn)定電路輸入信號(hào)頻率范圍為50MHz～200MHz，輸入信號(hào)脈寬范圍30%～80%；輸出信號(hào)脈寬可調(diào)范圍為10%～90%?；陔姾杀玫拿}寬穩(wěn)定電路輸出信號(hào)脈寬的調(diào)節(jié)步長(zhǎng)為5%，脈寬相對(duì)誤差小于1%；基于DLL的脈寬穩(wěn)定電路輸出信號(hào)脈

6、寬的變化步長(zhǎng)為10%，10%脈寬信號(hào)相對(duì)誤差小于3%，20%～90%脈寬信號(hào)相對(duì)誤差小于1%。DLL鎖定時(shí)間小于300ns；輸入信號(hào)頻率為100MHz時(shí)，輸出時(shí)鐘下降沿的周期抖動(dòng)小于12ps。
　　輸入信號(hào)頻率100MHz時(shí)，ADC時(shí)鐘電路中10%脈寬信號(hào)的脈寬相對(duì)誤差小于3%，其下降沿的周期抖動(dòng)小于1ps，下降沿小于90ps（負(fù)載電容為1.5pF）；50%脈寬信號(hào)的相對(duì)誤差小于1%；鎖定時(shí)間小于300ns。與采保電路和第一級(jí)子A