基于FINFET工藝的ASIC后端物理設(shè)計.pdf

1、隨著半導(dǎo)體工藝的特征尺寸不斷減小，器件出現(xiàn)了短溝道效應(yīng)。該效應(yīng)使器件在亞閾值時漏電流增大，并且使器件的閾值電壓也隨之降低，最終導(dǎo)致器件組成的芯片功耗增大和性能下降。為了達(dá)到提高芯片性能和降低功耗的目的，臺積電和三星在近年來研發(fā)出了FINFET工藝。同時作為芯片設(shè)計與工藝制造的紐帶，后端物理設(shè)計變得尤為關(guān)鍵。本論文研究的課題是基于FINFET工藝的后端物理設(shè)計。
　　本論文通過使用流程化設(shè)計軟件和后端設(shè)計的EDA工具完成了，一款基于

2、FINFET工藝的加速處理器中，位于顯示核心區(qū)域的模塊后端物理設(shè)計。論文通過對硬核不同布放的版圖的標(biāo)準(zhǔn)單元端口熱點圖以及布局后得到的有關(guān)利用率、擁塞程度和時序預(yù)估的數(shù)據(jù)，最終得出了模塊版圖的硬核布放方案。論文還通過使用公式計算的方法，并結(jié)合對電源網(wǎng)絡(luò)的電壓降與電遷移要求的分析，最終得到了該模塊的電源規(guī)劃。在布局階段，設(shè)計完成了對特殊物理單元的插入和標(biāo)準(zhǔn)單元的布放，并通過使用全局布線的方法得到了布局的擁塞程度和建立時間的時序預(yù)估。在時鐘樹

3、的綜合階段，論文設(shè)計了基于不同時鐘偏差的多組對比試驗，并分析了實驗后所得的數(shù)據(jù)的結(jié)果，其結(jié)果包括擁塞程度、布線后的DRC以及時序報告，最終得到了該模塊的最佳的時鐘偏差設(shè)置。在模塊布線完成后，論文通過研究 FINFET工藝的設(shè)計規(guī)則要求，找出了修復(fù)設(shè)計規(guī)則違規(guī)的方法，最終使模塊滿足了設(shè)計要求。在完成布線后，論文還分析了可制造性中天線效應(yīng)、通孔電阻的可靠性及金屬過蝕問題，并得出了相應(yīng)問題的修復(fù)方法。論文設(shè)計通過在 UPF文件中定義使用門控單