高速低功耗ADC設(shè)計.pdf

1、高速模數(shù)轉(zhuǎn)換器是一些系統(tǒng)中至為關(guān)鍵的模塊，如磁盤驅(qū)動讀寫系統(tǒng)，超寬帶(UWB，Ultra-Wideband)通信系統(tǒng)和光纖通信等，在這些系統(tǒng)中需要高采樣率和中低分辨率的ADC。同時，低功耗設(shè)計也是ADC設(shè)計中一個非常重要的方面。
　　在所有的高速ADC中，全并行(flash)ADC由于其優(yōu)越的高速性能，已經(jīng)成為一個主流的研究課題。在保證ADC精度的前提下，如何實現(xiàn)其超高速和低功耗是本文研究的主要內(nèi)容，ADC系統(tǒng)結(jié)構(gòu)的改進和具體模塊

2、電路的設(shè)計優(yōu)化是本文設(shè)計時的主要考慮方面。在本文中，主要設(shè)計實現(xiàn)了兩個8比特超高速flash ADC，一個基于傳統(tǒng)結(jié)構(gòu)的flash ADC，另一個是基于反相器閾值電壓量化技術(shù)(TIQ，Threshold Inverter Quantization)的flash ADC。
　　1、傳統(tǒng)結(jié)構(gòu)flash ADC：Flash ADC設(shè)計經(jīng)常采用CMOS工藝，而閾值電壓失調(diào)是CMOS工藝一個比較大的限制，為了減小前置放大器的隨機失調(diào)誤差，電

3、阻平均網(wǎng)絡(luò)技術(shù)是一個比較流行的方法，本文深入探討了該技術(shù)，并應(yīng)用于該ADC中。為了提高ADC的采樣速度，精度以及降低功耗，優(yōu)化了前置放大器結(jié)構(gòu)及增益帶寬，采用了超高速并聯(lián)鎖存比較器和高速的Fat Tree編碼，并在比較器輸出和編碼輸出都加了寄存器，使得ADC內(nèi)部數(shù)據(jù)流成流水線形式，從結(jié)構(gòu)上使得超高速成為可能，而優(yōu)化的高速比較器和高速編碼電路使得從電路上超高速成為可能，最終基于TSMC0.18um CMOS工藝設(shè)計了一個精度為8bit，最

4、高采樣率達2.3Ghz的超高速全并行ADC，其平均功耗為640mW，差分非線性為-0.1 LSB～0.1 LSB，積分非線性為-0.6：LSB～0.6 LSB，動態(tài)性能良好。
　　2、TIQ flash ADC：利用反相器閾值電壓量化技術(shù)來設(shè)計ADC中的比較器，比較器由兩個相同尺寸的反相器級聯(lián)，其閾值電壓決定了比較器的比較參考電壓。因此不需要時鐘電路，電阻分壓網(wǎng)絡(luò)和基準源，結(jié)構(gòu)簡單，速度高，而且可以采用標(biāo)準的數(shù)字CMOS工藝，尤其