系統(tǒng)芯片SoC測(cè)試數(shù)據(jù)壓縮方法研究.pdf

1、微電子技術(shù)的迅速發(fā)展促進(jìn)了系統(tǒng)芯片(SoC)的出現(xiàn)，并由此將集成電路帶入了一個(gè)新的發(fā)展時(shí)期。由于SoC采用的是以復(fù)用IP芯核為主的設(shè)計(jì)技術(shù)，因而既能加快開(kāi)發(fā)進(jìn)度，又能提高系統(tǒng)整體性能。但隨著SoC集成IP核數(shù)目的增多，功能越來(lái)越復(fù)雜，SoC的測(cè)試數(shù)據(jù)量也隨之急劇增加，其測(cè)試訪問(wèn)也變得更加困難，進(jìn)而也就為SoC的測(cè)試帶來(lái)了更大的挑戰(zhàn)。對(duì)此，本論文圍繞SoC測(cè)試數(shù)據(jù)壓縮問(wèn)題展開(kāi)了研究。 編碼壓縮技術(shù)作為測(cè)試數(shù)據(jù)壓縮方法的一個(gè)重要分支

2、，已被廣泛采用。本文分析了一些典型的編碼技術(shù)，雖然壓縮效率比較高，但存在解壓非常復(fù)雜的問(wèn)題。針對(duì)這個(gè)問(wèn)題，本文提出了變長(zhǎng)一定長(zhǎng)的距離標(biāo)記編碼壓縮方法，這種方法不僅數(shù)據(jù)壓縮效率高，而且通訊協(xié)議簡(jiǎn)單，解壓電路硬件開(kāi)銷(xiāo)小。 本文提出的距離標(biāo)記壓縮方法，首先根據(jù)測(cè)試集無(wú)關(guān)位較多的特點(diǎn)，采用多掃描鏈相容壓縮預(yù)處理測(cè)試數(shù)據(jù)，實(shí)現(xiàn)多掃描鏈測(cè)試數(shù)據(jù)的共享。對(duì)應(yīng)多掃描鏈相容壓縮的解壓硬件成本極小，只需一組扇出線，但它所獲得的測(cè)試數(shù)據(jù)壓縮率卻很可觀

3、。 測(cè)試向量的生成算法決定了測(cè)試集具有相鄰向量之間不同數(shù)值位較少的特征，采用基于差分向量的編碼壓縮方法可以達(dá)到較高的數(shù)據(jù)壓縮率。因此使用基于差分向量的距離標(biāo)記法編碼預(yù)處理后的測(cè)試數(shù)據(jù)，可以進(jìn)一步提高數(shù)據(jù)壓縮率。該方法比其他類(lèi)似的編碼方法最大的優(yōu)勢(shì)是它的碼字是定長(zhǎng)的，這就大大降低了解碼的復(fù)雜性。 此外，本文也探討了多核并行測(cè)試問(wèn)題，提出了直接合并測(cè)試集的方法。先采用多掃描鏈相容壓縮預(yù)處理總測(cè)試集，接著使用改進(jìn)的距離標(biāo)記法壓