大規(guī)模數(shù)字集成電路中的驗(yàn)證技術(shù)及其應(yīng)用.pdf

1、隨著芯片設(shè)計(jì)規(guī)模的急劇增大，如何在短時(shí)間內(nèi)有效驗(yàn)證整個(gè)芯片的功能已經(jīng)逐漸成為產(chǎn)品快速上市的瓶頸。有數(shù)據(jù)表明，驗(yàn)證工作已經(jīng)占據(jù)整個(gè)設(shè)計(jì)周期的70％以上，因此，如何提高驗(yàn)證效率，減少驗(yàn)證人員的工作量并改善驗(yàn)證過程成了一個(gè)迫切需要解決的問題。
　　 大規(guī)模數(shù)字集成電路中的驗(yàn)證技術(shù)可以分為：動(dòng)態(tài)仿真驗(yàn)證、硬件平臺(tái)驗(yàn)證、靜態(tài)驗(yàn)證以及物理驗(yàn)證。如何合理利用各種驗(yàn)證技術(shù)提高驗(yàn)證效率，對(duì)芯片設(shè)計(jì)具有非常重要的現(xiàn)實(shí)意義。本課題的主要研究內(nèi)容包括：

2、基于動(dòng)態(tài)仿真的TLM(Transaction Layer modeling)驗(yàn)證方法學(xué)，包括：AVM(Advanced Verification Methodology)，OVM(Open VerificationMethodology)以及VMM(Verification Methdology and Manual)；基于硬件平臺(tái)的FPGA驗(yàn)證；適用于綜合以及布局布線后網(wǎng)表文件的靜態(tài)驗(yàn)證(具體包含靜態(tài)時(shí)序分析和形式驗(yàn)證)，最后是對(duì)芯片

3、版圖的物理驗(yàn)證。
　　 本論文主要研究了基于動(dòng)態(tài)仿真的TLM驗(yàn)證方法學(xué)，結(jié)合斷言技術(shù)，提出了基于動(dòng)態(tài)仿真的驗(yàn)證架構(gòu)并將該驗(yàn)證方法成功應(yīng)用到EPA芯片的功能驗(yàn)證中；考慮到軟件仿真無法準(zhǔn)確模擬實(shí)際設(shè)備在網(wǎng)絡(luò)中的環(huán)境，對(duì)于時(shí)鐘同步精度測試，使用FPGA檢測不同設(shè)備之間是否同步以及其同步精度。點(diǎn)對(duì)點(diǎn)的測試表明：主從設(shè)備之間的同步精度最大偏差為510ns；研究了靜態(tài)驗(yàn)證技術(shù)，具體包括靜態(tài)時(shí)序分析和形式驗(yàn)證。使用primetime和form

4、ality工具對(duì)綜合以及布局布線后生成的網(wǎng)表文件進(jìn)行了靜態(tài)時(shí)序分析和形式驗(yàn)證，充分保證了芯片的時(shí)序要求以及網(wǎng)表的功能一致性；分析了物理設(shè)計(jì)中可能引起芯片失效的各種物理現(xiàn)象，研究了這些寄生效應(yīng)產(chǎn)生的原因并提出了避免這些現(xiàn)象的方法，結(jié)合EPA芯片的物理設(shè)計(jì)，提出了布局布線的一些準(zhǔn)則，包括對(duì)時(shí)鐘信號(hào)走線規(guī)則的單獨(dú)設(shè)定，將時(shí)序分析應(yīng)用到布局布線中，對(duì)關(guān)鍵路徑優(yōu)先進(jìn)行布線規(guī)劃以及如何消除天線效應(yīng)等；最后，對(duì)整個(gè)芯片進(jìn)行了DRC和LVS檢查，保證芯