基于SCR的ESD技術(shù)與電路研究.pdf

1、半導(dǎo)體制造工藝的發(fā)展，特別是步入深亞微米工藝階段后，集成電路中的ESD保護成為芯片設(shè)計中的難題。隨著特征尺寸的減小，集成電路對ESD沖擊更加敏感，ESD已經(jīng)成為集成電路中最重要的可靠性問題之一。系統(tǒng)芯片的迅速發(fā)展，芯片引腳增多，大量的面積被用于ESD保護電路，導(dǎo)致了芯片制造成本的提高。可控硅（Silicon Controlled Rectifier，SCR）結(jié)構(gòu)的ESD保護器件由于低保持電壓的特性，相比其他已知保護結(jié)構(gòu)具有單位面積最高的

2、ESD性能，因此它是低成本的片上ESD設(shè)計方案。本文將著重研究基于SCR結(jié)構(gòu)的ESD保護電路和技術(shù)。 本文設(shè)計了三種低觸發(fā)電壓SCR結(jié)構(gòu)的ESD保護電路，分別為NMOS管觸發(fā)的INTSCR結(jié)構(gòu)，互補型INTSCR結(jié)構(gòu)以及柵極耦合的LVTSCR結(jié)構(gòu)。采用上華0．5um CMOS工藝，所有器件都得到了流片驗證。直流I-V特性測試表明，所有器件都具有低電壓觸發(fā)特性，可以對相同工藝下的IC進行ESD保護，并且不必增加額外的掩膜版。通過E

3、SD打擊測試表明，在器件的寬度僅為50um的條件下，所有器件都達到了正向400V機器模式性能，遠遠超過了同尺寸其他結(jié)構(gòu)的ESD性能。 在本文中，在對ESD失效機理和模型研究的基礎(chǔ)上，提出了低觸發(fā)電壓的SCR結(jié)構(gòu)ESD保護器件。它們能直接用于先進CMOS工藝中的ESD保護，既保留了SCR器件魯棒性強的優(yōu)點，又避免了采用兩級結(jié)構(gòu)而導(dǎo)致的信號完整性問題。本文通過提高保持電壓或者觸發(fā)電流的方法，解決了SCR結(jié)構(gòu)在實際運用中的閂鎖問題。