Pipelined ADC中高速采樣保持電路的研究與設(shè)計.pdf

1、采樣保持(S/H)電路單元作為高速高分辨率流水線型模數(shù)轉(zhuǎn)換器中的重要單元一直是研究者十分關(guān)注的重要內(nèi)容。采樣保持電路用于流水線型模數(shù)轉(zhuǎn)換器的最前端，其信號精度和建立速度直接影響到整個流水線型模數(shù)轉(zhuǎn)換器的分辨率和轉(zhuǎn)換速率，同時也是采樣保持電路性能評估的主要因素。這里基于SMIC．18gm，1.8V電源電壓CMOS工藝，研究和設(shè)計一個適用于輸入信號范圍為1V，分辨率為10bit，轉(zhuǎn)換速率為180MHz流水線型模數(shù)轉(zhuǎn)換器中的采樣保持電路。在輸

2、入滿幅度，89.20MHz正弦波，時鐘采樣率為178.57MHz的條件下，為了使ADC得到9位有效精度，要求采樣保持電路的SNR不小于59dB，ADC的SNR不小于56dB。 論文介紹了采樣保持電路在流水線型模數(shù)轉(zhuǎn)換器中的功能和作用，概述了采樣保持電路的基本理論，詳細分析了采樣保持電路采樣模式和保持模式，在采樣模式下，對電荷注入效應(yīng)和開關(guān)電阻的非線性進行深入研究；在保持模式下，重點建立了輸出信號建立時間的數(shù)學(xué)模型，并介紹了運算放

3、大器的誤差和一些常用的運算放大器結(jié)構(gòu)。根據(jù)理論分析和系統(tǒng)要求設(shè)計采樣保持電路，具體電路設(shè)計包括翻轉(zhuǎn)式采樣保持電路總體電路的設(shè)計和各模塊電路設(shè)計：運算放大器，偏置電路，共模反饋電路，bootstrap開關(guān)和非交疊兩相時鐘，其中重點設(shè)計了增益增強型結(jié)構(gòu)的運算放大器。電路設(shè)計完成后，進行了采樣保持電路的版圖設(shè)計。 用Hspice對采樣保持電路進行仿真，當建立精度小于0.5mV時，建立時間為1.67ns，驗證了建立的數(shù)學(xué)模型的可行性。將