三維集成電路測試時間的優(yōu)化方法研究.pdf

1、隨著集成電路技術(shù)的飛速發(fā)展和制造工藝的不斷進(jìn)步，片上系統(tǒng)中集成的知識產(chǎn)權(quán)核（Intellectual Property，IP）數(shù)目的增多使得芯片的內(nèi)連線長度急劇增長，過長的內(nèi)連線嚴(yán)重影響了集成電路（Integrated Circuits，ICs）的性能，阻礙ICs的繼續(xù)發(fā)展。三維集成電路（Three-dimensional Integrated Circuits,3D ICs）的出現(xiàn)徹底解決了傳統(tǒng)電路發(fā)展的瓶頸。3D ICs是在多層芯片

2、內(nèi)采用硅直通（Through-silicon vias，TSVs）技術(shù)垂直互連的立體集成電路。由于垂直連線的方式取代了早期印制電路板（Printed circuit board，PCB）采用的邊緣走線的方式，使得3D ICs的內(nèi)連線長度可以大大縮短，降低了傳輸時延和傳輸功耗，增加了系統(tǒng)的封裝密度，并且可以將不同應(yīng)用的芯片封裝在一起，即使某層硅片出現(xiàn)了故障也可以單獨對其修復(fù)，提高了系統(tǒng)的可維護(hù)性，因此3D ICs產(chǎn)業(yè)是將來集成電路產(chǎn)業(yè)發(fā)展

3、的一個新趨勢。
　　 集成電路的發(fā)展有三個不可分割的組成部分：設(shè)計方法、制造方法以及測試方法。由于集成電路規(guī)模的增大，測試問題變得越來越復(fù)雜。為了降低測試難度，要盡可能簡化測試。因此很多人把測試問題加入到前期設(shè)計階段，在設(shè)計過程中充分考慮到后期的測試，提出了可測性設(shè)計的思想。采用可測性設(shè)計可以大大減少測試代價，降低測試難度。本論文主要針對的是3D ICs的可測性設(shè)計來研究的，主要工作如下：
　　 1、簡要介紹了集成電路的

4、發(fā)展趨勢以及三維集成電路的技術(shù)背景和研究動態(tài)，并就三維集成電路中圓片的測試、TSVs的測試以及可測性設(shè)計等方面做了相關(guān)介紹。
　　 2、提出了一種三維片上網(wǎng)絡(luò)（Three-dimensional Network on Chip,3D NoC）的測試時間優(yōu)化解決方案。對IP核粗粒度劃分，根據(jù)封裝前IP核的測試時間，為各層芯片選擇合適的IP核，使得每層芯片上的IP核總的測試時間最為接近；再利用整數(shù)線性規(guī)劃和隨機(jī)舍入的方法，在總的數(shù)據(jù)

5、位寬限制下，再次為每層芯片分配合適的測試訪問機(jī)制數(shù)據(jù)線寬度，進(jìn)一步減小各層芯片上IP核的測試時間。實驗結(jié)果表明，本方案采用的可測性設(shè)計方法可以大幅度降低芯片的測試時間。
　　 3、提出一種在引腳和功耗限制下三維片上系統(tǒng)（Three-dimensional System on Chip,3D SoC）綁定前的測試方法。對IP核細(xì)粒度劃分，將每個IP核的觸發(fā)器數(shù)均衡劃分到各層芯片上，利用TSVs進(jìn)行互連，并設(shè)計出適用于三維架構(gòu)的IP