基于多溝道長度的多閾值電壓低功耗技術(shù)的研究.pdf

1、近年來，得益于集成電路制造工藝的發(fā)展，集成電路設(shè)計(jì)方法以及EDA技術(shù)的快速發(fā)展，推動(dòng)SoC集成度的不斷提高，使得單位面積的功耗急劇增加，導(dǎo)致便攜式電子產(chǎn)品的發(fā)展受到限制。尤其是近年來工藝的不斷發(fā)展，靜態(tài)功耗呈指數(shù)增加，在45nm工藝時(shí)甚至已經(jīng)超過了動(dòng)態(tài)功耗所占比例。如何找到更有效的方式降低靜態(tài)功耗已經(jīng)成為現(xiàn)代SoC進(jìn)一步發(fā)展所面臨的一個(gè)巨大挑戰(zhàn)。由于之前我們研究的重點(diǎn)都集中在如何降低動(dòng)態(tài)功耗上，而靜態(tài)功耗的優(yōu)化技術(shù)較為欠缺，然而到了45

2、nm，甚至更先進(jìn)的工藝時(shí)，能否有效的降低靜態(tài)功耗是我們面臨的迫切需要研究的課題。
　　本論文是基于Cadence數(shù)字后端物理綜合工具encounter平臺(tái)，從如何降低動(dòng)態(tài)功耗和靜態(tài)功耗出發(fā)，研究分析當(dāng)今主流的降低動(dòng)態(tài)和靜態(tài)功耗的技術(shù)，其中包括多電壓工作區(qū)域技術(shù)(Multiple Supply Voltage)，門控時(shí)鐘技術(shù)(clock gating)，多閾值電壓技術(shù)(Multiple-Vth)，電源關(guān)斷技術(shù)(Powershut-o

3、ff)等，并在對(duì)多閾值電壓靜態(tài)功耗優(yōu)化技術(shù)研究的基礎(chǔ)上，提出多溝道長度的方法，通過改進(jìn)多閡值電壓優(yōu)化的算法，成功將多溝道技術(shù)應(yīng)用到多閾值電壓靜態(tài)功耗優(yōu)化技術(shù)中。同時(shí)通過改進(jìn)靜態(tài)功耗優(yōu)化算法中考慮的時(shí)序分析模型，用PBA分析模式取代GBA分析模式，將上述改進(jìn)型靜態(tài)功耗算法成功的應(yīng)用到后簽收階段，在優(yōu)化靜態(tài)功耗的基礎(chǔ)上，保證時(shí)序的可靠性。
　　本文的主要工作和創(chuàng)新點(diǎn)有:
　　1)分析研究多種動(dòng)態(tài)功耗和靜態(tài)功耗技術(shù)，發(fā)現(xiàn)多閾值電壓