深亞微米-納米V-SOI MOSFET的建模與模擬.pdf

1、本論文的中心為超大規(guī)模集成電路計算機輔助設(shè)計的器件模型與模擬問題。基于集成電路技術(shù)的高速發(fā)展，電路集成度與性能的不斷提高，器件等比例縮小已進入特征尺寸為深亞微米/納米范疇，已達到了半導(dǎo)體器件的物理限制。因此，深亞微米/納米級的MOSFET的新型結(jié)構(gòu)研究，以及其建模和模擬研究，就成為有相當(dāng)理論與實踐意義的工作。MOSFET的研究簡單概述為兩個方面：一是MOSFET的等比例縮小，二是相應(yīng)的器件模型及模擬。三維電路結(jié)構(gòu)是集成電路結(jié)構(gòu)技術(shù)的發(fā)

2、展方向之一，需要研究新的結(jié)構(gòu)技術(shù)及相應(yīng)的建模和模擬。在器件尺寸已進入載流子輸運特征尺寸范圍的階段，載流子輸運模型的物理層次已從漂移擴散模型向半經(jīng)典的玻耳茲曼輸運模型、全量子模型發(fā)展。因而，發(fā)展新型的大規(guī)模集成電路(VLSI)器件結(jié)構(gòu)，進行更高物理層次的建模與模擬，研究新的計算技術(shù)，是本論文的主要目標(biāo)。本論文的主要內(nèi)容為：①研究MOSFET等比例縮小的物理限制與結(jié)構(gòu)技術(shù)，建立新的器件結(jié)構(gòu)。②研究適合于深亞微米/納米級MOSFET的模型及